화웨이 하이실리콘 '칩 퀸' 허팅보, 무어의 법칙 대체할 'Tau 스케일링' 공개

화웨이 자회사이자 칩 설계 부문인 하이실리콘의 사장 허팅보(Tingbo He, 중국 내 별칭 '칩 퀸')가 상하이에서 열린 IEEE International Symposium on Circuits and Systems에서 무어의 법칙을 대체할 'Tau 스케일링 법칙(Tau's Scaling Law)'을 공개했다고 와이어드(WIRED)가 보도했다.

허 사장은 "우리는 새 길을 찾았다"며 "2026년 겨울이 오기 전 깜짝 신제품을 내놓겠다. 포화도, 연장도 아닌 큰 도약이 될 것"이라고 단언했다. 그는 새 칩으로 신접근법의 실용성을 직접 입증하겠다고 약속했다.

Tau 스케일링은 단일 실리콘에 트랜지스터를 더 많이 욱여넣는 대신 칩, 회로, 컴퓨팅 시스템 전반에서 연산 속도를 끌어올리는 방식이다. 무어의 법칙이 인텔 공동창업자 고든 무어의 이름을 따 약 2년마다 트랜지스터 수를 두 배로 늘리는 원칙이었다면, 하이실리콘은 이 원칙을 자체 지침에서 폐기한 셈이다.

배경에는 미국 수출 통제가 있다. 화웨이는 세계 최고 파운드리 TSMC와의 협업이 금지돼 구형 노광장비를 쓰는 중국 SMIC에 의존해야 한다. 일부 추산에 따르면 중국은 최첨단 공정 대비 5년 이상 뒤처져 있다.

다만 업계 전체가 무어의 법칙 한계에 부딪치는 중이다. 트랜지스터 폭이 수 나노미터 수준으로 줄어들면 양자 효과가 정상 동작을 흔들고, 애플의 최고급 프로세서처럼 두 개의 칩을 이어 붙여 한 개로 만드는 우회책이 이미 자리잡고 있다.

허 사장은 "6년 전부터 기하학적 스케일링이 우리에게는 정체됐다"며 새 접근의 구체적 기법으로 LogicFolding을 들었다. LogicFolding은 회로 내 핵심 논리 연산에 걸리는 시간을 단축한다. 하이실리콘은 또 나노 단위 전자 현상 활용, 함께 잘 작동하도록 설계된 칩 구성, 그리고 대형 AI 모델 학습에 핵심인 칩 간 통신 속도를 끌어올리는 인터커넥트 개발을 병행하고 있다.

그는 "AI 학습과 추론 모두에서 승부는 단순히 연산 시간을 줄이는 것이 아니라 데이터가 칩 내부와 칩 사이를 이동하는 시간을 줄이는 데 있다"고 설명했다. 화웨이는 이 접근을 통해 2031년까지 1.4나노미터 공정에 준하는 성능의 부품을 양산하겠다고 밝혔다. TSMC가 1.4나노 공정 칩을 2028년 도입할 것으로 예상되는 점을 감안하면 중국의 격차가 상당 폭 좁혀질 수 있다.

회의적 시각도 있다. 독립 반도체·AI 정책 분석가 레너트 하임(Lennart Heim)은 화웨이가 칩을 더 작고 조밀하게 만드는 방식만으로 끌어낼 수 있는 성능이 한계에 다다른 신호로 본다고 진단했다. 그는 화웨이가 이를 메우려 하이브리드 본딩과 3D 칩 적층 같은 기법에 점점 더 의존하고 있다고 지적했다.

허 사장은 "이러한 혁신은 양산에 진입할 것이다. 올해는 아닐 수 있지만 2027년 이후부터는 가능하다"고 마무리했다.